看了網路上許多介紹數位IC流程的文章，發現每個人對於前端和後端的範圍，不太一樣，所以我以目前工作的方式介紹。
數位IC設計模擬-可以分為三個部分
RTL-simulation -> Pre-(layout)simulation-> Post-(layout)simulation
1.RTL Simulation
- 目標：驗證設計行為是否符合規格。
- 特點：此階段不包含任何時間延遲，主要在功能驗證。
- 方法：編寫 RTL 程式碼（VHDL 或 Verilog），模擬設計行為，確保邏輯功能正確。
2.Pre-(layout) Simulation
- 目標：合成 RTL 後，檢查邏輯閘電路的功能，並加入預估的延遲進行時序模擬。
- 過程：RTL 合成為 Gate-Level Netlist，生成
.v檔（netlist），並加入 SDF（Standard Delay Format）檔案模擬預估的時序延遲。 - 特點：此階段已經接近實際硬體行為，可以提前發現部分時序問題。
3.Post-(layout) Simulation
- 目標：模擬 layout、place & route 後的電路行為。
- 過程：經過布線後，產生準確的延遲模型和路徑，進行更精確的時序驗證。
- 特點：此階段可以捕捉到佈局布線後的 RC 延遲效應，對最終晶片的運作進行驗證。
工作分配
- 前端設計：從 RTL simulation 到 Pre-(layout) simulation。
- 後端設計：包含 Post-(layout) simulation 和後續物理實現，像是佈局布線（place & route）、時序修整等。
此外，IC 下線回來後，還會執行 CP 和 FT 測試，確保晶片功能符合預期並無瑕疵。
在小公司很多都要會，像我3個模擬都要跑，還要做CP、FT，還有協助打線和 layout 檢查等實體層工作。我等於前後端到下游的封裝測試都接觸到。